[求助]ADC 输出毛刺

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如果用veriloga 理想不带clock dac转换，确实会造成这样现象，建议adc输出通过时钟锁存后，再用时钟控制dac输出就没有问题了。至于时钟可以这样加，你用D触发器上升沿锁存adc数据，然后用带时钟理想dac用下降沿转换，这样就没有毛刺了。另外你这个波形即使有毛刺，其实对你影响不大，只是显示问题，不美观，你做FFT时取点取中间不带毛刺点即可。 ...